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新一代 SiC 功率 MOSFET 器件研究进展

  日期:2021-03-08  浏览次数:84

    0 引 言

更高电压、更高效率、更高功率密度代表了电力电子器件技术的发展主题。近年来新兴的宽禁带半导体材料成为工业界的热点,凭借优越的材料特性为电力电子器件技术带来了新的发展动力,其中以 SiC 为代表的宽禁带半导体的技术成熟度较高,在一些应用领域开始逐步取代硅基电力电子器件。4H-SiC 的禁带宽度几乎为硅的 3 倍,其本征载流子浓度远低于硅; 热导率也达到硅的 3 倍,因而更加适合高温、高电压工作; 10倍于硅的击穿场强使 SiC 更适合制作高压器件,能够突破硅器件击穿电压的极限,达到 10 kV 甚至 20 kV 以上[1]。高击穿场强使器件具有厚度更薄、掺杂浓度更高的漂移层,实现更低的比导通电阻和更高的导通电流密度。SiC MOSFET( metal-oxide-semiconductor field-effect transistor,MOSFET) 不需要采用超结等复杂结构就可以实现远低于同电压等级硅 MOSFET 的比导通电阻。与此同时,作为单极型器件,SiC MOSFET 具有比同电压等级硅 IGBT( 绝缘栅双极型晶体管) 更低的开关损耗,从而实现更高的开关频率和更高的功率密度。  

  SiC MOSFET 是目前最为成熟、应用最广的 SiC 功率开关器。但是,SiC MOSFET 的沟道迁移率低的问题仍然比较突出,对于中低压器件( 650 ~ 1 700 V) 沟道电阻占总导通电阻的比例较高。罗姆和英飞凌采用沟槽结构 SiC MOSFET[2-3],没有 JFET( 结型场效应管) 区,具有更高的沟道密度,同时沟道所在 SiC 晶面具有较高的沟道迁移率,因此能够实现更低的比导通电阻。而 Cree 和意法采用平面结构 SiC MOSFET,通过优化器件的结构设计,实现了性能和可靠性俱佳的产品技术,得到了广泛的应用。Cree 发布的第三代平面结构 SiCMOSFET[4],1 200 V 产品的比导通电阻仅为 2. 7 mΩ·cm2,在高压领域也显示出优越的性能,10 kV 和 15 kV器件的比导通电阻分别为 123 mΩ·cm2 和 208 mΩ·cm2,接近单极型 SiC 器件的理论极限。

为建立性能优越、可靠性满足工程应用要求的 SiC 电力电子器件产品技术,南京电子器件研究所( NEDI) 一直从事 SiC MOSFET 器件结构设计和关键工艺技术的开发,2017 年研制出 1 200 V SiC 功率MOSFET 器件[5],击穿电压达 1 800 V,比导通电阻 8 mΩ·cm2。近年来通过对器件结构设计和关键工艺技术的不断优化,SiC MOSFET 器件性能得到了明显提升,器件阻断电压也得到了大幅度扩展。本文介绍了本团队在 SiC 功率 MOSFET 开发方面的最新成果。


      1 实 验


      1. 1 结构设计

为了实现高阻断电压,同时保证器件高可靠性,研制的 SiC 功率MOSFET 器件采用 DMOS 结构,如图 1所示为 SiC MOSFET 单胞的剖面结构示意图。SiC MOSFET 器件的导通电阻主要包括: 源极欧姆接触电阻、沟道电阻、JFET 区电阻、外延漂移区电阻、衬底电阻以及背面漏极欧姆接触电阻。中低压( 650 ~ 1 700 V)SiC MOSFET 器件的总导通电阻中沟道电阻占比较高,采用较小单胞尺寸以提高沟道密度,同时通过栅氧介质形成工艺的改进提升沟道迁移率,并采用长短沟道从而进一步降低沟道电阻。对于击穿电压超过 6 500 V的高压 SiC MOSFET 器件,总导通电阻中 JFET 区电阻和外延漂移区电阻的比例显著增大,前者可以通过JFET 区选择掺杂来降低,而降低后者则需要采用较高的掺杂浓度和较低的外延层厚度。图 2 展示了在不同外延层厚度条件下,通过仿真获得的 SiC 器件击穿电压与外延掺杂浓度的关系,从理论上指导高压 SiCMOSFET 器件外延结构的设计。高压 SiC MOSFET 的总导通电阻中沟道电阻占比降低,采用了较大单胞尺寸较长的沟道以降低工艺难度,改善器件的阻断特性。器件的终端保护采用了易于实现、重复性更好的场限制环终端结构,通过调整保护环的数量、间距以满足不同击穿电压器件的研制要求。

1. 2 加工工艺

    SiC DMOSFET 的加工工艺主要由三次离子注入工艺组成。器件的 pwell 区由高能铝离子注入形成,深度达 0. 7 μm,为确保高压阻断状态下 pwell 区域不被穿通,选用了较高的注入剂量。通过高剂量氮离子注入形成器件高掺杂 n + 源区,并通过这两次离子注入形成 0. 5 ~ 1. 0 μm 长的 MOS 沟道。p + 欧姆接触区和终端保护环由高剂量铝离子注入形成。所有注入离子通过 1 650 ℃ 高温退火激活,采用了石墨层作为高温退火工艺中的表面保护。50 nm 厚的栅氧介质由干氧氧化工艺形成,并通过 NO 高温氮化处理来降低栅氧介质界面态密度,提高沟道迁移率[5]。采用 LPCVD 淀积掺杂多晶硅形成器件栅电极后,通过 Ni 合金退火形成源和漏极欧姆接触,淀积了 0. 7 μm 厚的氧化层作为隔离介质,分别采用铝和银作为正面和背面电极金属层。


   2 结果与讨论


     2. 1 1 200 V SiC MOSFET

     在 6 英寸( 152. 4 mm) SiC 衬底上生长了 10 μm 厚掺杂浓度为 1 × 1016 cm - 3的 n 型外延材料,采用 9 μm的单胞尺寸和长度为 0. 5 μm 的沟道,研制了 1 200 V /80 mΩ SiC MOSFET 器件,芯片的有源区面积为6 mm2。常温下该器件的导通特性测试结果如图 3( a) 所示,在栅源电压 VGS = 20 V、源漏电压 VDS = 1. 6 V 时源漏导通电流为 20 A,导通电阻 80 mΩ。计算得到器件的比导通电阻为 4. 8 mΩ·cm2,与 2017 年报道的结果[5]相比取得了较大的改善,通过栅氧前氮注入与栅氧后氮化退火相结合的工艺实现了沟道迁移率的明显提升[6],同时采用更小的单胞尺寸提高了沟道密度。图 3( b) 显示了 1 200 V /80 mΩ SiC MOSFET 器件的阻断特性测试结果,表现出低漏电和稳定雪崩击穿特性,VGS = 0 V、VDS = 1 200 V 时,漏源泄漏电流仅为0. 2 μA,源漏击穿电压达到 1 500 V 以上。

      解决阈值电压和体二极管的稳定性问题是 SiC MOSFET 器件可靠性的两项重要挑战。在环境温度150 ℃、栅极偏置电压 - 10 V 的应力条件下,如图 4 所示经过 168 h 的高温栅偏( HTGB) 可靠性实验,SiC MOSFET 器件的阈值电压的负向漂移量小于 0. 1 V。在环境温度 150 ℃、栅极偏置电压 + 20 V 的应力条件下,经过 168 h 的高温栅偏可靠性实验,SiC MOSFET 器件的阈值电压的正向漂移量小于 0. 3 V,而且最大的正向漂移发生在实验开始后 10 h 以内。SiC MOSFET 器件的体二极管也经受了在环境温度 150 ℃、1 000 h的稳态工作寿命考核,显示出良好的稳定性。图 5 显示了 1 200 V /80 mΩ SiC MOSFET 体二极管稳态寿命实验结果,在环境温度 150 ℃、导通电流 10 A 的应力条件下,在 168 h 的实验过程中体二极管的正向电压的漂移量小于 0. 1 V,实验后器件的导通电阻和泄漏电流未发生明显变化。


2. 2   6. 5 kV SiC MOSFET
      在 6 英寸( 152. 4 mm) SiC 衬底上生长了 60 μm 厚掺杂浓度为 1. 2 × 1015 cm - 3 的 n 型外延材料,采用12 μm的单胞尺寸和长度为 1 μm 的沟道。研制的 6. 5 kV /150 mΩ SiC MOSFET 击穿电压达 7. 8 kV,在阻断
电压为 6. 5 kV 时漏电流小于 2 μA,有源区面积 35. 6 mm2,比导通电阻 53 mΩ·cm2。采用自主设计的封装结构和自主 SiC MOSFET 及 SiC SBD 芯片研制出 6. 5 kV /400 A SiC MOSFET 功率模块,该款模块由 20 颗 6. 5 kV SiC MOSFET 和 16 颗 6. 5 kV SiC SBD 并联封装组成。模块的内部结构如图6( a) 所示,采用 15 mil( 0. 381 mm) 铝线进行电路连接( 芯片与 DBC 之间) 。芯片、DBC、铜板焊接回流完成后,安装到对应的塑胶壳体中,并注入具有保护和绝缘功能的硅凝胶。模块封装完成后实物如图 6( b) 所示,模块尺寸为 130 mm × 140 mm × 48 mm。

室温下 6. 5 kV /400 A SiC 功率 MOSFET 模块的导通性能测试结果如图 7( a) 所示,当栅极电压 VGS = 20 V、漏源极电压 VDS为 3. 5 V 时,模块导通电流达 400 A。如图 7( b) 为室温下 6. 5 kV /400 A SiC 功率MOSFET 模块阻断性能的测试结果,测试过程中栅极和源极短接,在阻断电压 6. 5 kV 时模块漏电流小于 20 μA。


2. 3 10 ~ 15 kV SiC MOSFET

      在 4 英寸( 101. 6 mm) SiC 衬底上分别生长了厚度为 100 μm、掺杂浓度 8 × 10 14 cm - 3 和厚度为150 μm、掺杂浓度 6 × 10 14 cm - 3 的 n 型外延材料,采用 12 μm 的单胞尺寸和长度为 1 μm 沟道开展了10 kV和 15 kV SiC MOSFET 器 件 制 备。研 制 的 10 kV /10A SiC MOSFET,其 芯 片 尺 寸 为 9. 2 mm ×9. 2 mm,有源区面积30 mm2,采用总宽度为 1. 2 mm 的浮空场限环结构作为终端保护结构。阻断特性测试结果显示器件击穿电压达 11. 6 kV,当栅极电压 VGS为 20 V、漏源极电压 VDS为 5 V 时,器件导通电流为10. 7 A,对应的 RON,SP为144 mΩ·cm2。研制的 15 kV /10 A SiC MOSFET 采用了相同的芯片和有源区尺寸,为提升击穿电压,将场限环终端总宽度增大到 1. 5 mm。图 8( a) 和图 8( b) 分别为室温下 15 kV SiC MOSFET 的导通和阻断性能测试结果,漏源极电压 VDS为 6. 5 V 时导通电流达 9. 6 A,对应的比导通电阻
为 204 mΩ·cm2,为目前见诸报道的最高水平; 器件的击穿电压达 15. 5 kV,VGS = 0 V、VDS = 15 kV 时,漏源泄漏电流为10 μA,击穿电压达 15. 5 kV。

       本文通过对比 CREE 公司与南京电子器件研究所研制的不同耐压级别的 SiC MOSFET 器件,观察各SiC MOSFET 器件的比导通电阻与击穿电压的关系,如图 9 所示,发现器件的总体趋势接近单极型 SiC 器件的理论极限。本文研制的 1. 2 kV、6. 5 kV、10 kV以及 15 kV SiC MOSFET,其比导通电阻分别达到4. 8 mΩ·cm2、53 mΩ · cm2、144 mΩ · cm2 和204 mΩ·cm2,逐 步 缩 小 了 与 国 际 先 进 水 平 的差距。


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